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? 输出I/O标准兼容。VCCO一致。 ? 输入I/O标准兼容。VCCO和VREF一致。 ? 输入输出I/O标准一致 ? 双向、输入、输出标准兼容 ? 使用DCI的情况
Table 1-55描述了7系列FPGA所支持的I/O标准，及其对VCCO、VREF的要求。
6. Simultaneous Switching Outputs
Simultaneous Switching Outputs简称（SSOs）。由于封装电感，每一部分或者每种封装支持的SSOs是有限制的，尤其是在使用高速、大驱动能力的输出时。
PlanAhead的SSN predictor tool可以提供分析每个pin噪声容限的工具。
6.1 Pin Planning to Mitigate SSO Sensitivity
将SSOs和敏感输入/输出隔离开，如离开一段距离。
可能成为SSO的有，class-II版本的HSTL和SSTL，PCI，驱动能力8mA以上的LVCMOS和LVTTL等。
输出管脚的分配应该分散，而不是集中。
通过添加虚拟地管脚和虚拟VCCO管脚可以降低SSO的影响。虚拟地管脚：创建一个输出管脚，驱动能力最大，由逻辑0驱动，连接到地。虚拟VCCO管脚：创建一个输出管脚，驱动能力最大，由逻辑1动，连接到VCCO。
Parallel LVDS High-Speed DAC Interface
参考xapp594-parallel-lvds-hs-dac-interface.pdf。
1. Summary
该应用描述了如何使用串化器（OSERDESE2）实现高速DAC和FPGA的互连。I/O标准使用LVDS。
2. Introduction
DAC的分辨率通常有12、14和16位，其输入数据通常是交织（interleaved）的，所以与高速DAC的接口常需要两个bank或更多（每个bank最多支持24对差分信号）。与DAC的接口配置为OSERDESE2，可接受8bit并行数据，工作在SDR或DDR模式。
3. FPGA Resources
7系列FPGA具有HP和HR bank。其中仅HP bank同时支持OSERDESE2和ODELAYE2，HR bank支持不带ODELAYE2的OSERDESE2。
4. DAC LVDS Interface
通常情况下，高速DAC输出一个时钟，提供给与之互连的器件使用。然后，该器件需要向DAC提供数据和同频时钟。提供给DAC的时钟和数据之间可以是沿对齐的或移相90度。
DAC提供的时钟通过一个clock-capable I/O (_CC_IO)连接到FPGA的MMCM。
MMCM放置在I/O bank后的逻辑电路附近，并且可以控制相应的时钟区域（需要设置RLOC或LOC属性）。
对于DAC同时需要时钟和数据的应用，接口基本设置如下。时钟的反馈在FPGA内部即可。
对于DAC仅需要数据的应用，接口如下。
4.1 Bit Clock from the DAC
介绍了两种处理来自DAC的时钟的方法。第一种是不使用时钟管理电路，第二种使用MMCM。分别介绍了两种方法的具体配置过程，如输入输出管脚属性的设置、时钟反馈如何连接等。
4.2 Bit Clock to the DAC
介绍了产生源同步时钟的方法。时钟通过与数据同样的OSERDESE2电路生成，保证了两者之间时序性能的一致性，通过ODELAYE2实现与数据的相位偏移。在xapp594所述应用中，源同步时钟并不是通过MMCM产生一个同步或90度相移的时钟，因为该时钟在输出
时经历的路径与数据不同，所以在端口处会有所变化。而如果OSERDESE2，则该路径与数据完全一致，然后通过ODELAYE2进行的调整就更有目的性。
5. DATA 6. OSERDESE2
介绍了OSERDESE2的详细时序图和工作方式，并且使用了一种前置寄存器的方法防止OSERDESE2输出错误数据，即消除在复位后，OSERDESE2可能短暂输出无效数据的情况。插入前置寄存器的输出电路如下图。文中还详细介绍了如何正确使用复位和使能信号。