发布时间 : 星期五 文章数字频率计设计-毕业设计更新完毕开始阅读a38033b1c1c708a1294a4449
附录8: 锁存源程序代码
library ieee;
use ieee.std_logic_1164,all; use ieee.std_logic_arith.all; use ieee.std_logic_unsigned.all; entity lock is
port(reset:in std_logic;
lockin:in std_logic; lockout:out std_logic);
end lock;
architecture behave of lock is signal inlock:std_logic; begin
process(reset,lockin) begin
if reset='1' then
inlock<='0';
elsif lockin'event and lockin='1' then
inlock<=not inlock;
end if;
end process;
lockout<=inlock;
end behave;
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