发布时间 : 星期三 文章数字逻辑电路实验报告更新完毕开始阅读9c9fc5c869ec0975f46527d3240c844768eaa06a
数字逻辑电路 实验报告 指导老师: 班 级: 学 号: 姓 名： 时 间：
第一次试验
一、 实验名称：组合逻辑电路设计
1
二、试验目的： 掌握组合逻辑电路的功能测试。1、 验证半加器和全加器的逻辑功能。2、 、学会二进制数的运算规律。3、 试验所用的器件和组件：三、74LS00 3片，型号二输入四“与非”门组件74LS20 1片，型号四输入二“与非”门组件74LS86 1片，型号二输入四“异或”门组件 实验设计方案及逻辑图：四、 /全减法器，如图所示：1、设计一位全加
时做减法运时做加法运算，当M=1M决定的，当M=0 电路做加法还是做减法是由SCin分别为加数、被加数和低位来的进位，、B和算。当作为全加法器时输入信号A分别为被减数，减数Cin、B和为和数，Co为向上的进位；当作为全减法时输入信号A 为向上位的借位。S为差，Co和低位来的借位，1） 输入/（输出观察表如下： 输 入 输 出 加法（M=0） 减法（M=1） A 0 0 0 1） 0 1 B8 1 0 1 0 1 0 0
B 0 0 1 1 0 B4 0 0 1 0 1 0 0 Cin 0 1 0 1 0 B2 1 0 0 0 1 1 1 S 0 1 1 0 1 B1 0 0 0 1 1 0 1 Co 0 0 0 1 0 1 1 1 S 0 1 1 0 1 F2 0 0 0 1 1 1 0 Co 0 1 1 1 0 F1 0 0 0 0 1 0 0 （2）求逻辑函数的最简表达式
函数S的卡诺图如下： 函数Co的卡诺如下：
化简后函数S的最简表达式为：
Co的最简表达式为：
2
（3）逻辑电路图如下所示：
、舍入与检测电路的设计：2F1码，用所给定的集成电路组件设计一个多输出逻辑电路，该电路的输入为8421
为奇偶检测输出信号。当电路检测到输入的代码大于或F2为“四舍五入”输出信号，的个数为奇数时，电路。当输入代码中含1F1=1;等于5是，电路的输出其他情况F1=0 F2=0。该电路的框图如图所示：的输出F2=1，其他情况
输出观察表如下： （输入/ 0 1 0 0 1 0 1 0 1 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 1 0 0 1 0 1 1 0 1 0 0 1 1 0 0 1 1 0 1 1 1 0 1 1 1 0 1 1 0 0 1 1 1 0 1 1
3 1 1
1 1 1 1 0 1 1 0 1 1
求逻辑函数的最简表达式（2）
的卡诺如下： 函数F1 F2函数的卡诺图如下：
的最简表达式为：化简后函数F2 的最简表达式为：F1 ）逻辑电路图如下所示；（3
课后思考题五、 化简包含无关条件的逻辑函数时应注意什么？1、答：当采用最小项之和表达式描述一个包含无关条件的逻辑问题时，函数表达式中，并不影响函数的实际逻辑功能。因此，在化简这类逻0的无关项是令其值为1还是为辑函数时，利用这种随意性往往可以使逻辑函数得到更好的化简，从而使设计的电路达 到更简。 多输出逻辑函数化简时应注意什么？、 2答：设计多输出函数的组合逻辑电路时，如果只是孤立地求出各输出函数的最简表达式，然后画出相应逻辑电路图并将其拼在一起，通常不能保证逻辑电路整体最简。因为各输出函数之间往往存在相互联系，具体某些共同的部分，因此，应该将它们当作一个整体考虑，而不应该将其截然分开。使这类电路达到最简的关键在于函数化简时找出各输出函数的公用项，以便在逻辑电路中实现对逻辑门的共享，从而使电路整体结构最 简。 实验感想 六、
第二次实验 实验名称：同步时序逻辑电路设计一、
二、 实验目的： 4
“同验证所设计的同步时序逻辑电路，加深对 掌握同步时序逻辑电路实验的设计方法， 步”和“时序”这两个名词的理解。 实验所用仪器和组件：三、74LS74
2片，型号为双D触发器组件74LS73 片，型号为JK负沿双触发器组件274LS00 片，型号为二输入四与非门组件274LS02 片，型号为二输入四或非门组件174LS10 片，型号为三输入三与非门组件174LS86 片，型号为二输入四异或门组件174LS04 片，型号为六门反向器组件2 实验设计方案及逻辑图：四、
可逆计数器设计 同步模41、为控X4可逆计数器，其框图如图所示：图中， 利用所给组件，设计一个同步模为Zy1为计数状态；1计数；y2、X=1制变量，当X=0时进行加1计数，时进行