发布时间 : 星期四 文章数字逻辑电路综合练习题(1)考试保过更新完毕开始阅读706b7a2b647d27284b7351e6
0000（1001），电路实现九进制计数器。 五、分析计算题：
29.如（a）图所示的六段显示译码器（图中e是垂直线，f是水平线）。它可以显示东南西北四个方向之一，实线表示亮，虚线表示不亮。写出实现该功能的译码显示的译码表（输入地址码和输出数码的对应关系）。
（b）图中表示的两位数是输入码，即器件接受两位码，并使输出a～
f中适当的段亮。要求列出真值表，设输入为A、B，输出逻辑1表示亮，逻辑0表示不亮。画出ROM存储矩阵结点连接图。 A B a b c d e f 0 0 0 1 1 0 1 1
解：（1）编码表如下：
解：aA B a b c d e f 0 0 1 1
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?AB?AB?A
0 1 0 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 1 0 0 1 0 b?A?B?AB c?AB?A?B
d?A?B?AB e?AB?AB
f?A?B?AB 结点图如图所示。
A B a b c d e f 0 0 1 1 0 1 0 1 0 1 1 0 0 1 0 0 1 1 1 0 1 0 0 1 0 1 1 1 0 0 1 0
30.给定电路输入A、B、C和对应输出F的波形，试写出真值表，并进行逻辑化简，画出用最少与非门实现的该电路逻辑图。
A B C F 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 解：
F?AB?AC?BC
A B C F A B C & & 1 & ≥1 F 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 0 1 0 0 0 1 1 0 0 1 1 0 1 1 1 14
31.写出图示全加器的输出表达式，并用2个全加器实现两位二进制数加法a1a0+b1b0＝c1s1s0，画出逻辑图。
s0 31:解：S?A?B?Ci?1
c1
s1
Ci?A?BCi?1?AB
a0
b0
a1
b1
32.利用给定的图示74290异步置9功能实现8421BCD码六进制计数，画出状态图（按Q3Q2Q1Q0排列）和连线图。
74290的状态表
输 入 R0A·R0B S9A·S9B 1 × 0 0 1 0 CP × × ↓ n?1Q0 输 出 n?1Q1 ?1Qn2 n?1Q3 0 1 0 0 0 0 0 1 计 数 解：采用反馈置数功能，74290集成计数器的电路连接为8421码二——五——十进制计数过程，异步置数的置入数据为1001，置
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数后的计数过程为1001→0000→0001→0010→0011→0100→0101→0110→0111→1000→1001→0000若要实现异步置数的六进制计数，只能用1001→0000→0001→0010→0011→0100→1001（0101）等计数状态，所以置数的控制信号为：LD??Q2Q0,置数信号电路连接如图。
33. 分析图p8.5所示逻辑电路为几进制计数器。
C0 &
CP RD D0 D1 D2 D3 LD CO 40193 CPD BO CPU Q0 Q1 Q2 Q3 & 1 1 QQ1 QO 2 图P8.5 Q3 BO 解：集成计数器40193为双时钟可逆计数器，计数时钟信号从CPD端输入时为减法计数过程，清零控制输入RD端（高电平有效）、预置数控制信号输入LD端（低电平有效）的输入信号都是异步有效。根据图P8.5所示的电路连接，计数器计数输出为0110时，LD端的控制信号为0，即刻对计数器进行“预置数”，输入数据为0000，此后，计数器重新从0000开始减法计数。故此，计数器的计数过程为
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0000→1111→1110→1101→1100→1011→1010→1001→1000→0111→0000。
一共经历10CP脉冲信号实现循环，所以，图31所示的电路为10进制减法计数器。
解：集成计数器40193为双时钟可逆计数器，计数时钟信号从CPD端输入时为减法计数过程，清零控制输入RD端（高电平有效）、预置数控制信号输入LD端（低电平有效）的输入信号都是异步有效。根据图P8.5所示的电路连接，计数器计数输出为0110时，LD端的控制信号为0，即刻对计数器进行“预置数”，输入数据为0000，此后，计数器重新从0000开始减法计数。故此，计数器的计数过程为 0000→1111→1110→1101→1100→1011→1010→1001→1000→0111→0000。
一共经历10CP脉冲信号实现循环，所以，图P8.5所示的电路为10进制减法计数器。
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