发布时间 : 星期一 文章哈工大微电子IC思考题、作业、提问总结1更新完毕开始阅读5fc373da7f1922791688e8de
答：版图验证是版图设计过程中的必要环节，是集成电路得以正确实现的保障。 3-3-2.版图验证流程有哪些环节？各自的目的是什么？ 答：DRC、ERC、LVS、仿真。
设计规则检查（DRC）： 设计规则检查的任务：是检查版图中几何图形的尺寸设计规则错误，包括最小线宽、最小间距、最小面积等。
电学规则检查（ERC）：
电学规则检查的任务：在提取电路网表（Circuit Extraction）的基础上检查版图中电学特性上的常规性非法连接。
版图与电路一致性检查（LVS）： 版图与电路一致性检查的任务：是将从版图提取出的电路网表与从电路图提取出的电路网表进行对照，检查两个网表中的节点连接关系是否匹配、对应元件是否匹配等，以保证版图所实现的电路与设计的电路完全一致。
版图后仿真：
版图后仿真：从版图提取包括寄生参数在内的电路网表（LPE），进行spice电路模拟或用软件从提取的寄生参数计算延迟反标到逻辑图中进行时序（Timing）模拟。
3-4思考题
3-4-1. 公共区域合并的好处。
答：相关联器件或单元间的版图相关区域合并为公共区域，将有利于减小面积和
提高电路性能。
3-4-2.器件连接顺序与版图设计之间有何关系？
答：有些器件间的连接顺序的变化不会影响到电路功能，但是版图设计效果会有不同。
3-4-3.版图设计中有哪些匹配性设计要求？ 答：几何图形匹配设计、热匹配设计。
第六次提问（5月24号）
MOS集成电路为什么要抗静电设计？对抗静电电路有啥要求？ 答：目的：MOS栅氧化层积累静电电荷，可能会击穿栅氧化层。
要求：1，放点电阻尽可能小，能快速泄放积累的静电电荷；2，能忍耐很大
的瞬态功耗；3，不能影响正常电路的功能；4，抗静电电路自身要有抗闩锁设计；5，占用面积尽可能小。
第七次提问（6月17日）
四管TTL与两管TTL相比的优点？
答：导通时，T1反向有源，T2T4饱和，T3截止，T4集电极全部接收负载门注入的
电流，进一步提高了输出低电平时负载能力。
截止时，T1深度饱和，T2T4截止，T3导通，T3的大发射极电流驱动负载，使
输出高电平上升时间减小，加强了容性负载能力，扇出可达8以上。
课堂提问总结
第一次提问（3月11号）
1、典型PN结隔离工艺的主要流程？
答：埋层扩散→隔离区扩散→B扩→P扩→引线孔→蒸镀金属。 2、NPN管的集电极引出注意事项？埋层的作用？
答：注意事项：集电极引出处高浓度掺杂，形成欧姆接触，避免整流接触。
埋层作用：1，减小寄生PNP晶体管影响；2，减小集电极串联电阻。 3、典型PN结隔离工艺的隔离扩散能否放在基区扩散之后？Why？
答：不能。因为隔离扩散很深，基区扩散较浅，为防止后工序对隔离扩散（？）
产生影响，隔离扩散要放在基区和发射区扩散之前。
第二次提问（3月18号）
1、N阱CMOS工艺流程中需要多少光刻版？
答：需要10块光刻版：①N阱光刻版、②场区光刻版、③多晶硅光刻版、④P+有
源区光刻版、⑤N+有源区光刻版、⑥接触孔光刻版、⑦金属1光刻版、⑧通孔光刻版、⑨金属2光刻版、⑩钝化窗孔光刻版。
2、在N阱硅栅CMOS基本工艺中做连线有源区和多晶硅可否交叉通过？ 答：见思考题1-2-1
3、N阱CMOS引出的衬底电极需要注意什么？每个MOS是否可以有独立的衬底？ 答：一、注意：1，电极从上表面引出；2，为了避免整流接触，电极引出处需要浓掺杂，形成欧姆接触。
二、一般来说，集成电路中每个MOS共享一个衬底，即在衬底上注入多个隔离开来的N阱，形成多个电隔离的CMOS。如果有特殊要求或目的，MOS可以有自己独立的衬底。
第三次提问（4月8号）
1、双B扩散穿通型超增益NPN晶体管在版图设计中有哪些注意事项？
答：第一，发射极设计成圆形。因为圆周界短，受表面影响小。第二，电极引出处需要高掺杂。因为要避免整流接触。第三，应用时BC结偏置限制在0V左右（减小基区宽度调制的影响）。
2、N阱Si栅的P+区需要的光刻掩膜版有哪些？
答：场区光刻掩膜版、多晶硅光刻掩膜版、表面光刻胶层。一共3块。 3、N+埋层对NPN、横向PNP和衬底PNP管分别有什么影响？ 答：NPN：减小了C极串联电阻；削弱了PNP晶体管寄生效应；
横向PNP：减小了B极电阻；削弱了PNP晶体管寄生效应； 衬底PNP：对衬底PNP无利，即减弱了衬底PNP管的性能。
第四次提问（4月12号）
1、NPN管在发射极条长相同的情况下，双基极双集电极与单基极相比有哪些特点？
答：1，对应的发射极有效周长大、电流容量大；2，集电极串联电阻小；3，基极电阻小。
2、N阱Si栅CMOS基本工艺中，引线孔、通孔、钝化窗口的作用分别是？
答：引线孔：引出金属线，连接有源区和金属。通孔：连接2个金属层。钝化窗
口：引出器件管脚。
3、在N阱Si栅CMOS基本工艺中，寄生可控Si结构有什么危害？如何抑制？ 答：寄生可控Si结构产生了自锁效应，短路了电源的两极，电路中电流剧增，烧毁电器元件。
抑制：1，减小RS、RW。2，减小βNPN和βPNP。3，增加阱的结深；采用外延衬底；采用埋层；稳定电源；输入信号不可过高；负载电容不宜过大；采用电源限流。
第五次提问（4月22号）
判断下列陈述是否正确：
1，版图设计中所用的图层（工艺层）与集成电路制作中所用的光刻掩膜版是一一对应的；版图只要通过DRC/ERE/LVS的全面验证，流片就一定能成功。
答：都错。不一定一一对应；即使通过全面验证，也不能保证流片100％的成功，只是成功概率提高。
2，进行抗闩锁设计的芯片就一定不会被烧毁。
答：错。闩锁效应并不能杜绝，进行抗闩锁设计只能是大概率地抗闩锁，并不能完全。而且芯片烧毁不一定由于可控硅结构的闩锁效应引起。
3，C极同电位的晶体管可以放在同一隔离区内；N阱CMOS中所有NMOS有相同的衬底；而所有PMOS也有相同的衬底。
答：一错二对三错。NPN晶体管C极同电位可以放一起、PNP晶体管B极同电位可以
放一起。N阱CMOS中所有NMOS有相同的衬底，是对的；而所有PMOS也有相同的衬底是不对的，PMOS同阱时，它们才同衬底，不同阱时，不同衬底。
5月6日