发布时间 : 星期六 文章第6部分-计算机程序员（FPGA嵌入式应用） - 3级 - 理论知识模拟试卷更新完毕开始阅读4b06cad426fff705cc170a2c
第6部分
理论知识考试模拟试卷
FPGA理论知识试卷
注 意 事 项
1、考试时间：30分钟。
2、请首先按要求在试卷的标封处填写您的姓名、准考证号和所在单位的名称。 3、请仔细阅读各种题目的回答要求，在规定的位置填写您的答案。 4、不要在试卷上乱写乱画，不要在标封区填写无关的内容。
得 分 得 分 评分人 一 二 总 分 一、判断题（第1题～第40题。将判断结果填入括号中。正确的填“√”，错误的填“×”。每题1分，满分40分。）
1 . 数字信号是指时间上和数值上都是离散的信号。（ ）
2 . 所谓十进制就是以“10”为基数的计数体制，以此类推八进制就是以“8”为基数的计数体制，任何一个数可以用1,2,3,4,5,6,7,8等八个数码，按一定的规律排列起来显
示。（ ）
3 . 十进制数（25）D转换为二进制数为（11001）B（ ）
4 . 计算机或数字系统中通常采用二进制数的原因是二进制数所需要表示的状态只有“0”，“1”两种状态，便于用电路实现。。（ ） 5 . 某三个变量逻辑函数F，若以ABC的顺序列真值表，表中F=1的个数为5个。若以CBA的顺序列真值表，则表中F=1的个数为4个。（ ） 6 . 一个逻辑函数全部最小项之和恒等于1。（ ）
7 . 在进行卡诺图化简逻辑函数时，同一方格可以被不同的包围圈重复包围。（ ） 8 . 组合逻辑电路通常由门电路组合而成。（ ）
9 . 组合逻辑电路的分析中正确列出真值表是最关键的一步。（ ）
10 . 存在互补变量，就必然存在竞争冒险，所以消除互补变量可以消除竞争冒险。（ ） 11 . 反映时序逻辑电路状态转换规律及相应输入、输出取值关系的图形称为状态图。（ ） 12 . 同步计数器和异步计数器比较，同步计数器的最显著优点是工作速度高。（ ） 13 . 异步电路就是指没有统一时钟的电路。（ ）
14 . 典型时序逻辑电路包括触发器，计数器，移位寄存器，有限状态机，ALU等。（ ） 15 . 数模转换的过程就是将数字码转换成与之对应的电平。（ ）
16 . Moore型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。（ ） 17 . Mealy型有限机的输出只与有限状态自动机的当前状态有关，与输入信号的当前值无关。（ ） 18 . 在状态机的编码方式中，最常用的是顺序编码和One-hot编码方式。（ ） 19 . IP是指一种事先定义，经验证可以重复使用的，能完成某些功能的组块。（ ） 20 . IP重用可以避免重复劳动，但是缺点是IP核的参数不可重配置，使得IP核的用法比
较呆板。（ ） 21 . IP设计的目标就是通用性好，可移植性好，正确性有100%的保证。（ ） 22 . 规划和制定设计规范不属于IP设计的主要流程之一。（ ） 23 . IP的验证必须是完备的，具有可重用性的。（ ）
24 . 根据IP核的使用划分，IP建立者可按可再用、可重定目标以及可配置等形式设计IP。
（ ） 25 . Primetime是属于动态验证工具。（ ） 26 . 物理验证分为DRC、ERC、LVS等三类别。（ ）
27 . LUTS的容量大小主要受限于它的复杂度，而不是输入的数目。（ ） 28 . 电路采用DCI可以减少板子布线的复杂程度。（ ）
29 . Verilog HDL与VHDL相比，其最大的优点是与C语言相类似，容易掌握，且资源丰富。（ ） 30 . 在Verilog HDL语言中注释符“//”可以扩展至多行注释。（ ）
31 . 在Verilog HDL语言中参数型常数经常用于定义延迟时间和变量宽度
，在模块或实例引用时，可通过参数传递改变在被引用模块或实例中已定义的参数。（ ） 32 . 在Verilog HDL语言中寄存器类型的变量具有x的缺省值。（ ）
33 . 在Verilog语言中运算符“%”为模运算符，或称为求余运算符，要求“%”两侧均为整型数据。（ ） 34 . 在Verilog HDL语言中不同长度的数据不能进行位运算。（ ）
35 . Verilog HDL语言中case语句的所有表达式值的宽度可以互不相等。（ ） 36 . 任务可以启动其它的任务和函数，而函数则不能启动任务。（ ） 37 . 系统任务$finish的作用是退出仿真器，结束仿真过程。（ ）
38 . 在Verilog HDL语言中系统任务$random提供了一个产生随机数的手段。（ ） 39 . 使用HDL语言进行编程时，需要设计人员以并行思维来考虑算法结构。（ ） 40 . PicoBlaze处理器中，STORE指令可以将寄存器的内容写入到32字节的SRAM区中。
（ ） 得 分 评分人 二、单项选择（第1题～第30题。选择一个正确的答案，将相应的字母填入题内的括号中。每题2分，满分60分。）
1 . 逻辑代数运算中，A+A=( ) （A）2A （B）A
（C）A2<\\sup> （D）1
2 . 组合逻辑电路的正确设计步骤 （ ） （1）分析设计要求
（2）进行逻辑和必要变换；得出最简逻辑表达式 （3）画逻辑图
（A）(1)(2)(3) （B）(2)(3)(1)
（C）(3)(2)(1) （D）(1)(3)(2) 3 . IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为（ ）。 （A）提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路； （B）提供设计的最总产品----掩膜；
（C）以网表文件的形式提交用户，完成了综合的功能块； （D）都不是。
4 . IP验证策略需要涵盖的测试类型有（ ） （A）兼容性验证 （B）边界验证 （C）随机验证
（D）以上都是 5 . 一般把EDA技术发展分为3个阶段，以下选项不是EDA技术的发展阶段的是 （）。 （A）CAD （B）GAL （C）CAE （D）ESDA 6 . 常用的可测性设计有（ ） （A）内部扫描测试设计 （B）自动测试矢量生成 （C）边界扫描测试 （D）以上都是 7 . 1LUT等于（ ） 。 （A） 8 RAM bits （B） 16 RAM bits （C） 32 RAM bits （D） 64RAM bits
8 . 下列关于Verilog HDL语言模块的端口定义说法错误的是（ ）。 （A）模块的端口表示的是模块的输入还是输出口名 （B）在端口的声明语句中可以进行I/O说明
（C）模块端口声明了模块的输入输出口，格式为：module 模块名（port1; port 2;
port3??）;
（D）模块的端口是它与其它模块联系端口的标识 9 . 下列关于Verilog HDL语言中模块的例化说法错误的是（ ）。
（A）在引用模块时，有些信号要被输入到引用模块中，有些信号要从引用模块中输出
（B）在引用模块时，必须严格按照模块定义的端口顺序来连接
（C）在引用模块时可以用“.”符号，表明原模块是定义时规定的端口名，用端口名和被引用模块的端口相对应，提高程序的可读性和可移植性
（D）在语句“Mydesign design( .port1( port1), .port2 (port2));”中，被引用的模块为Mydesign模块
10 . 下列关于Verilog HDL语言中常量说法错误的是（）
（A）当常量不说明位数时，默认值是16位，每个字母用8位的ASCII值表示。
（B）Verilog HDL中有三种类型的常量：整型、实数型、字符串型。
（C）下划线符号“_”可以用在整数或实数中，它们就数量本身没有意义，但下划线符号不能用作首字符。
（D）字符串是双引号内的字符序列，字符串不能分成多行书写。 11 . 下列关于Verilog HDL语言中参数型说法错误的是（ ）。
（A）在Verilog HDL中用parameter来定义常量，即用parameter来定义一个标识
符代表一个常量，称为符号常量。
（B）采用一个标识符代表一个常量可以提高程序的可读性和可维护性。
（C）parameter是参数型数据的确认符，确认符后跟着一个用逗号分隔开的赋值语句表，在每一赋值语句的左边必须是一个常数表达式。
（D）parameter 型数据是一种常数型的数据，其说明格式为：parameter 参数名1= 表达式, 参数名2= 表达式, ... ..., 参数名n= 表达式。 12 . 下列关于非阻塞赋值运算方式（如b<=a;）说法错误的是( ) （A）块结束后才完成赋值操作
（B）b的值立刻改变
（C）在编写可综合模块时是一种比较常用的赋值方式
（D）非阻塞赋值符“<=”与小于等于符“<=”意义完全不同，前者用于赋值操作，后者是关系运算符，用于比较大小。 13 . 一元运算符是（） （A）单目运算符 （B）双目运算符
（C）三目运算符
（D）无操作数 14 . 下列程序段中无锁存器的是（ ）。 （A）always @ (al or d) begin
if(al) q<= d; end
（B）always @ (al or d) begin
if(al) q<=d; if(!al) q<=!d;