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模拟试卷1
一、名词解释
1. 系统结构：是对计算机系统中各机器级之间界面的划分和定义，以及对各级界面上、下的功能进行分配。 2. SIMD：单指令流多数据流计算机系统。 3. 资源共享
4. Cache：高速缓冲存储器
5. 模拟: 是对真实事物或者过程的虚拟 二、选择
1. Cache是介于CPU和( C )之间的小容量存储器，能高速地向CPU提供指令和数据，从而加快程序的执行速度。 A.寄存器 A.时间并行
B.DRAM
C.主存
D.硬盘
2. 并行性开发的途径为时间重叠、资源共享和( C )等。
B.资源分布 C.资源重复
D.时间并发
3. 冯?诺依曼型计算机的设计思想是( C )。 A.存储数据并按地址顺序执行 C.存储程序并按地址顺序执行 A.应用语言级 B.高级语言级
B.存储程序并按地址逆序执行 D.存储程序并乱序执行 C.汇编语言级
D.机器语言级 D.瓶颈段流水
4. 在计算机系统的层次结构中，属于硬件级的是( D )。 5. 消除流水线性能瓶颈的方法：瓶颈段细分和( B )。 A.瓶颈段串联 B.瓶颈段并联 C.瓶颈段拆分 三、简答
1. 试述现代计算机系统的多级层次结构。
2. 试述RISC设计的基本原则和采用的技术。
3. 试述全相联映像与直接映像的含义及区别。
直接映像: 指主存的一个字块只能映像到Cache的一个准确确定的字块中。直接映象是一种最简单的地址映像方式，它的地址变换速度快，而且不涉及其他两种映像方式中的替换策略问题。但是这种方式的块冲突概率较高，当称序往返访问两个相互冲突的块中的数据时，Cache的命中率将急剧下降，因为这时即使Cache中有其他空闲块，也因为固定的地址映像关系而无法应用。
全相联映像：指主存的一个字块可以映像到整个Cache的任何一个字块中。这种方式只有当Cache中的块全部装满后才会出现块冲突，所以块冲突的概率低，可达到很高的Cache命中率；但实现很复杂。当访问一个块中的数据时，块地址要与Cache块表中的所有地址标记进行比较已确定是否命中。在数据块调入时存在着一个比较复杂的替换问题，即决定将数据块调入Cache中什么位置，将Cache中那一块数据调出主存。为了达到较高的速度，全部比较和替换都要用硬件实现。
四、论述
CPU写Cache时内容不一致现象，有那两种解决方法？各自的优缺点是什么？ 【解】
有两种方法：
写回法（抵触修改法）：是在CPU执行写操作时，信息只写入Cache，仅当需要被替换时，才将已被写入过的Cache块先送回主存，然后再调入新块。
写直达法（直达法）：利用Cache-主存存储层次在处理机和主存之间的直接通路，每当处理机写入Cache的同时，也通过此通路直接写入主存。
在可靠性上，写直达法优于写回法；在与主存的通信量上，写回法少于写直达法；在控制的复杂性上，写直达法比写回法简单；在硬件实现的代价上，写回法要比写直达法好。
五、计算
某模型机由8条指令，使用频度为
0.3 0.3 0.2 0.1 0.05 0.02 0.02 0.01
试分别用Huffmann编码和扩展编码对其操作码进行编码，限定扩展编码只能做两种长度，则它们的编码长度比定长操作码的长度减少多少？ 【解】
1111110.0310.0100.020.020.050.10.20.050010.300.30.1000.010.20.40 I8 I7 I6 I5 I4 I3 I2 I1
I1 I2 I3 I4 I5 I6 I7 I8 频度 0.3 0.3 0.2 0.1 0.05 0.02 0.02 0.01 Huffman 00 01 10 110 1110 11110 111110 111111 长度 2 2 2 3 4 5 6 6 扩展 00 01 10 11000 11001 11010 11011 11100 长度 2 2 2 5 5 5 5 5 定长编码长度：3 Huffman长度：(0.3+0.3+0.2)*2 + 0.1*3 + 0.05*4 + 0.02*5 + 0.02*6 + 0.01*6 = 2.38 长度减少3-2.38=0.62
扩展编码长度： (0.3+0.3+0.2)*2 + (0.1 + 0.05 + 0.02 + 0.02 +0.01) * 5 = 2.6 长度减少3-2.6=0.4
模拟试卷2
一、名词解释
1.系统结构: 指系统内部各组成要素之间的相互联系、相互作用的方式或秩序，即各要素在时间或空间上排列和组合的具体形式。
2. RISC: 精简指令系统计算机，只采用使用频度高、简单、执行速度快的指令类型。
3.并行性: 把解题中具有可以同时进行运算或操作的特性,
4.实页冲突: 发生两个以上的虚页想要进入主存中同一个页面位置的现象。 5.仿真: 用模型来代替实物进行研究、试验的方法 二、选择
1. Cache是介于CPU和( C )之间的小容量存储器，能高速地向CPU提供指令和数据，从而加快程序的执行速度。 A.寄存器 A. 时间并行
B. DRAM
C. 主存
D. 硬盘
D. 时间并发
2. 并行性开发的途径为时间重叠、( C )和资源共享等。
B. 资源分布
C.资源重复
3. RISC的三个基本要素是：(1)一个有限的简单的指令集；(2)CPU配备大量